으로써 각 플립플롭의 출 력은 인접한 플립플롭으로 넘겨지는 구조의 레지스터
☞ 시프트 레지스터 사용 예 : 전자계산기
- 시프트 레지스터 (shift register)의 종류
D 플립플롭 이용
JK 플립플롭 이용
- 시프트 레지스터 (shift register)의 응용
이진 카운터
링 카운터(Ring Counter) : 연속적인 논리펄스를 발생시키기 위한 제어 회로에 응용
순서도
존슨카운터(Johnson Counter)
존슨카운터(Johnson Counter)의 P펄스
직렬 연산 가산기
- 555 타이머 - 비안정
555 타이머는 클럭 파형을 공급하는 발진기로 이용할 수 있는 TTL 호환성 IC이다.
555는 기본적으로 두 개의 상이한 출력 레벨을 갖는 스위칭 회로이다. 적당하게 외부 소자를 연결하면, 두 개의 출력 레벨은 안정한 상태에 있지 못한다. 그 결과 회로는 이 두 개의 불안정한 상태 사이에서 끊임없이 스위칭을 한다. 다시 말해서 회로는 발진을 일으켜 출력이 주기적인 구형파(rectangular wave)가 된다.
두 개의 출력 상태가 안정하지 않기 때문에 이 회로를 비안정(astable)하다고 하며 "자유 이동(free running)" 또는 "비안정 멀티바이브레이터 (astable multi -vibrator)"라고한다.
충격계수 (duty cycle) 뿐만 아니라 발진 주파수도 두 개의 외부 저항과 한 개의 타이밍 커패시터로 정확하게 조절된다.
발진기로 이용되는 LM 555 타이머의 논리 기호는 그림 7-11과 같다. 타이밍 커패시터 C는 저항 와 를 통해서 +Vcc로 충전된다.
충전 시간 은
이 시간은 그림 7-11에서 보는 바와 같이 출력이 high인 동안의 시간이다. 다음에 타이밍 커패시터 C는 저항 를 통해서 GROUND(GND)로 방전한다.
방전시간 는
그림 7-11 비안정 회로
는 그림 7-14에서 출력이 low 인 동안의 시간이다.
클럭 파형의 주기 T는 과 의 합이 된다. 그래서
이다.
발진 주파수는
충격계수(Duty cycle)는 로 계산된다.

- 555 타이머-단안정
약간의 배선 변경으로 7-4절에서 논의한 555 타이머를 자유 이동 발진기 (Asta -ble)에서 하나의 안정 상태와 또 하나의 준안정 상태를 갖는 스위칭 회로로 바꿀 수 있다. 단안정(monostable) 회로는 산업적으로 많은 타이밍 응용 장치에 널리 이용되고 있다.
정상 모드(Normal mode) 동작은 회로를 트리거해서 미리 정해진 시간 동안 준안정 상태가 되도록 한다. 회로는 다시 안정 상태로 돌아가서 다음 입력 트리거 펄스가 들어올 때 까지 그 상태를 유지한다. 단 하나의 안정 상태를 갖기 때문에 단안정 멀티바이브레이터(Monostable multivibrator) 또는 간단히 단안정(Monostable) 이라고 한다.
(a)
(b)
그림 7-12 단안정 회로
단안정의 표준 논리 기호가 그림 7-12(a)에 있다. 입력은 TRIGGER, 출력은 Q로 이름을 붙였다. Q의 보수(complement)는 이다. 입력 트리거 회로는 positive-going 또는 negative going 신호에 반응한다. 대개 회로가 안정한 상태에 있을 때 출력은 low이다.
단안정 회로의 정상적인 동작을 보여주는 파형의 예는 그림 7-12(b)와 같다. 이 경우에 회로는 negative-going의 트리거 입력을 받아들인다. 그리고 출력은 회로가 안정한 상태에 놓일 때 low이다. 한번 트리거되면 Q는 high가 되어 정해진 시간 t 동안 high를 유지하다가 다시 스위칭되어 다음 negative-going 신호가 트리거 입력이 들어올 때까지 안정한 상태에 머무른다.
단안정 스위칭 회로(單射 : one-shot)로 이용되는 555 타이머의 회로가 그림 7-13과 같다. 안정 상태에서 타이밍 커패시터 C는 핀 7에서 C에 연결된 내부 트랜지스터에 의해 완전히 방전된다. 이 모드에서 핀 3의 출력전압은 접지의 전위가 된다.
(a) 단안정
(b) 단안정 파형
(c) 시간지연
그림 7-13 LM555를 이용한 회로
트리거 입력(핀2)에 들어온 negative 펄스는 회로를 준안정 상태로 스위칭한다.
핀 3에서의 출력은 high가 되고, 핀 7의 방전트랜스는 차단되어 타이밍 커패시터는 Vcc로 충전되기 시작한다. C에 걸리는 전압이 2/3Vcc가 되면 회로는 다시 안정상태로 돌아가게 된다.
방전 트랜지스터가 ON되어 C를 GND로 방전 시켜 출력이 GND가 되고 회로는 다음 펄스 입력이 들어올 때까지 안정 상태를 유지한다. 파형의 예가 그림 7-13(b)과 같다.
단안정의 출력은 positive 펄스로 생각할 수 있으며, 펄스의 간격은 다음 식으로 구해진다.
트리거 입력에서의 입력전압은 +Vcc를 유지해야 하며, 회로를 준안정(quasis-table)이나 타이밍 모드로 트리거 시키고자 할 때 negative펄스를 가해야 한다.

- 입력 논리를 갖는 단안정
앞 절에서 이야기한 기본적인 단안정회로는 입력 트리거에 반응하여 미리 정해진 폭의 펄스를 출력한다. 이러한 회로의 이용을 손쉽게 하기 위하여 단안정 회로의 입력에 논리 게이트를 부가한 회로가 출하되고 있다. 74123 Retriggerable 단안정 회로가 널리 이용되는 회로이다.
(a) 논리도(74123 1/2)

A
B
R
Q
H=high
#
H
H
Trigger
L=Low
L
"
H
Trigger
X=Don’t care
L
H
"
Trigger
"=Low to high transition
X
X
L
Reset
#=High to high transition
X
X
#
Reset

(b) 진리표
(c) 파형
그림 7-14 74123
그림 7-14에 표시한 회로는 74123 16핀 DIP에 2개가 들어 있다. 입력은 A, B, R이고 회로 동작이 진리표에 요약되어 있다.
단안정의 트리거 입력에 대한 논리식은 R로서, T에 low-to-high 전이가 일어날 때마다 회로가 다시 트리거(Retrigger)된다.
74123의 Q 출력 펄스폭은 외부 연결저항 R과 캐퍼시턴스 C에 따라
t = 0.33 RC로 주어진다.