메뉴펼치기
![[디지털시스템(Verilog)] 32-bit Adder-Substracter 예비보고서 1페이지](/data/rw_document_preview/2011/10/data776966_001.gif)
![[디지털시스템(Verilog)] 32-bit Adder-Substracter 예비보고서 2페이지](/data/rw_document_preview/2011/10/data776966_002.gif)
-
1
-
2
해당 자료는 0페이지 까지만 미리보기를 제공합니다.
0페이지 이후부터 다운로드 후 확인할 수 있습니다.
0페이지 이후부터 다운로드 후 확인할 수 있습니다.
목차
① 2′s complement unit의 원리
② 32-bit 2′s complement unit의 실제 코딩
③ subtracter의 원리
④ 32-bit subtracter의 실제 코딩
⑤ adder-subtracter의 원리
⑥ 32-bit adder-subtracter의 실제 코딩
⑦ carry select adder의 원리
② 32-bit 2′s complement unit의 실제 코딩
③ subtracter의 원리
④ 32-bit subtracter의 실제 코딩
⑤ adder-subtracter의 원리
⑥ 32-bit adder-subtracter의 실제 코딩
⑦ carry select adder의 원리
본문내용
, 생략하도록 한다.
⑦ carry select adder의 원리
모듈 구조는 오른쪽과 같다. ripple carry adder와는 달리 Cin이 0일 때와 1일 때로 나누어 각각의 연산을 수행하고, 이를 MUX를 이용하여 사용자에 의해 입력된 Cin의 값의 결과를 출력하게 된다. 연산의 속도가 빠르다는 장점이 있다.
코딩 소스는 지면관계상 생략한다.
⑦ carry select adder의 원리
모듈 구조는 오른쪽과 같다. ripple carry adder와는 달리 Cin이 0일 때와 1일 때로 나누어 각각의 연산을 수행하고, 이를 MUX를 이용하여 사용자에 의해 입력된 Cin의 값의 결과를 출력하게 된다. 연산의 속도가 빠르다는 장점이 있다.
코딩 소스는 지면관계상 생략한다.
키워드
추천자료
[디지털시스템(Verilog)] Execution Combination Top 결과보고서- [디지털시스템(Verilog)] Memory Controller 결과보고서
- [디지털시스템(Verilog) Memory Top & Writeback 결과보고서
- [디지털시스템(Verilog)] 32×32 Binary Multiplier 결과보고서
- [디지털시스템] Verilog 기본 실습(32-bit full adder) 결과보고서
- [디지털시스템(Verilog)] Address Generator, Branch Handler, PC Calculation Unit을 위한 D...
- [디지털시스템(Verilog)] Address Generator, PC Calculation Unit, Branch Handler 예비보고서
- [디지털시스템(Verilog)] ALU Decoder 예비보고서
- [디지털시스템] Verilog 기본 실습 예비보고서
- 가격1,200원
- 페이지수2페이지
- 등록일2011.10.02
- 저작시기2011.10
- 파일형식한글(hwp)
- 자료번호#705373
본 자료는 최근 2주간 다운받은 회원이 없습니다.
소개글