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![[디지털시스템(Verilog)] ALU Decoder 예비보고서 1페이지](/data/rw_document_preview/2011/10/data776970_001.gif)
![[디지털시스템(Verilog)] ALU Decoder 예비보고서 2페이지](/data/rw_document_preview/2011/10/data776970_002.gif)
![[디지털시스템(Verilog)] ALU Decoder 예비보고서 3페이지](/data/rw_document_preview/2011/10/data776970_003.gif)
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목차
① Instruction Decoder 정의
② Instruction Decoder 설계
② Instruction Decoder 설계
본문내용
찬가지로 right shift가 표현되어 있다.
이러한 오류는, 코딩이 완료된 후 시뮬레이션을 하였을 때, dump파일과 시뮬레이션 결과의 불일치로써 확인할 수 있었다.(dump파일에 적용된 연산은 left shift였다) dump파일이 정확하다면, 자료의 내용이 잘못된 것이므로 수정이 필요하다.
자료의 오류 부분을 위의 표에서는 빨간색 글씨로 표시하였고, 올바른 위치로 수정하였다.
이 표를 토대로 한 구체적인 모듈 구현 방법은 다음과 같다.
먼저 하위 4bit인 opcode[3:0]의 각 경우를 16to1MUX를 이용하여 연결하고, 이를 다시 상위 4bit인 opcode[7:4]의 각 경우로 나누어 16to1MUX를 이용하여 연결하면 최종 output이 출력된다.
실험을 대비하여 모듈을 코딩해보았다.
이러한 오류는, 코딩이 완료된 후 시뮬레이션을 하였을 때, dump파일과 시뮬레이션 결과의 불일치로써 확인할 수 있었다.(dump파일에 적용된 연산은 left shift였다) dump파일이 정확하다면, 자료의 내용이 잘못된 것이므로 수정이 필요하다.
자료의 오류 부분을 위의 표에서는 빨간색 글씨로 표시하였고, 올바른 위치로 수정하였다.
이 표를 토대로 한 구체적인 모듈 구현 방법은 다음과 같다.
먼저 하위 4bit인 opcode[3:0]의 각 경우를 16to1MUX를 이용하여 연결하고, 이를 다시 상위 4bit인 opcode[7:4]의 각 경우로 나누어 16to1MUX를 이용하여 연결하면 최종 output이 출력된다.
실험을 대비하여 모듈을 코딩해보았다.
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- 페이지수3페이지
- 등록일2011.10.02
- 저작시기2011.10
- 파일형식한글(hwp)
- 자료번호#705376
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